東芝：ディープラーニング（深層学習）を低消費電力で実現する脳型プロセッサを開発

東京--(BUSINESS WIRE)--（ビジネスワイヤ） -- 東芝は、ディープラーニング（深層学習）の処理を極めて低い消費電力で実行する、人間の脳を模した半導体回路TDNN^注1（Time
Domain Neural
Network）を開発しました。TDNNは演算回路を小さくできる特徴があり、従来と比べ多くの演算回路を1チップに実装することができます。本成果について、富山県で開催されるIEEE主催の半導体回路技術に関する国際会議「A-SSCC
2016（Asian Solid-State Circuits Conference 2016)」で11月8日に発表します。

現在、ディープラーニングは、大量の演算を高速で処理し、多くの電力を消費する高性能コンピュータによって行われており、センサーやスマートフォンなどのエッジデバイスで同様のディープラーニングを実行するためには、大量の演算を数ワット以下の低消費電力で実行するチップが必要です。ノイマン型^注2と呼ばれる一般的なアーキテクチャのコンピュータでディープラーニングの処理を実行する場合、消費電力の大部分はデータをメモリから演算回路に移動するために利用されているため、データの移動に使われる電力を抑えることが課題となっていました。ディープラーニングの処理におけるデータの移動を減らすためには、演算回路を完全に並列化^注3し、その演算回路が利用するメモリを演算回路の直近に配置することが有効です。従来このようなアーキテクチャは、チップサイズが大きくなってしまうため採用できませんでした。

そこで当社は、2013年に開発した時間領域アナログ信号処理技術^注4を演算回路に採用し、演算回路の小型化に成功しました。時間領域アナログ信号処理は、デジタル信号が論理ゲートを通過する際の遅延時間をアナログ信号として利用することで加算などの演算を効率よく実行することができる技術です。この技術により、ディープラーニングの１つの演算を行う演算回路をわずか3つの論理ゲートと1ビットのメモリで実現し、チップサイズを小型にしながら演算回路を完全に並列化することができるようになります。今回は、揮発性メモリ（SRAM）を利用したチップを試作し、ディープラーニングに必要な基本的動作である画像認識を行った結果、演算あたりの消費エネルギーをこれまでに学会で報告されている値^注5の6分の1以下の20.6フェムトジュール^注6に抑制することができました。

今後、当社はより小型化と消費電力化が可能になる抵抗変化型メモリ（ReRAM）を使用したTDNNを用いたプロセッサの開発を予定しています。デバイスの小型化に必要な技術開発を進め、エッジデバイスでのディープラーニングを可能にするプロセッサの実現を目指します。

注1		TDNN：時間領域アナログ信号処理を利用したニューラルネットワークのこと。
注2		ノイマン型：コンピュータのもっとも一般的な構成。記憶装置からデータを読み出して、演算装置で演算を行うのが特徴の一つ。
注3		並列化：演算数と同じだけの大量の演算回路を敷き詰めること。
注4		時間領域アナログ信号処理：デジタル信号が論理ゲートを通過する際の遅延時間をアナログ信号として利用して演算を行う、当社独自の信号処理方法のこと。（参考：https://www.toshiba.co.jp/about/press/2013_02/pr_j2101.htm）
注5		ISSCC 2016（International Solid-State Circuits Conference 2016）論文番号24.2
注6		20.6フェムトジュール： 1ワットの消費電力で1秒間に48.5兆回の演算ができることに相当する。

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