実社会が抱える交通渋滞や少子高齢化などの複雑な課題を解くためには膨大な計算を行う必要があり、その大部分が組合せ最適化問題の計算です。一方で、最適化するパラメータの数が増えるに従い、計算に要する時間や消費エネルギーが飛躍的に増大してしまうことが、従来のノイマン型コンピュータの課題となっています。これに対して、日立では、組合せ最適化問題を実用的な時間内*4で、高いエネルギー効率で解くことができる新しい動作原理(非ノイマン型)のコンピュータ開発に取り組んできました。2015年2月にはイジングモデル*5の動作を、半導体のCMOS回路で再現したCMOSアニーリングマシンの開発に成功し*6、2016年11月にはFPGA*7と呼ばれる集積回路を用いた試作機により、計算規模を向上する技術を開発しています*8。さらに、2018年6月には、CMOSアニーリングチップ(FPGA)を25枚接続することにより世界最大規模の102,400パラメータの問題に対応できるようになりました*9。また、2018年8月よりパートナー向けにクラウドサービスの提供を開始しています*10。
さらに、IoT機器の普及に伴い、産業や生活の多くの場面で必要となるデータ処理を、その場でリアルタイムに行う、すなわちデータをエッジ処理できることが求められ、本分野においてCMOSアニーリングマシンの活用が期待されています。しかしながら、CMOSアニーリングマシンをIoT機器に実装してデータをエッジ処理する場合、従来のマシンでは、サイズが大きいことや複数のチップにまたがって最適化問題の計算を行う際に高速処理が困難となること、エネルギー効率を十分に高められないこという課題がありました。
そこで、日立は今回、CMOSアニーリングマシンのエッジ処理への適用をめざし、高集積かつ高速計算によりエネルギー効率を大幅に高めた名刺サイズのCMOSアニーリングマシンの開発に成功しました。開発した技術の特長は以下の通りです。
1. 高集積化を実現する回路技術
CMOSアニーリングマシンの最適化問題の計算では、パラメータを4つのグループに分け、それぞれのグループごとに順次計算を行います。そのため従来は、演算回路をパラメータのグループの数だけ用意していました。今回、パラメータの値を保持するメモリセルへのデータアクセスを高速化することで、演算順序に従って1つの演算回路を4つのパラメータグループの間で切り替えながら共有できる技術を開発しました。これにより演算回路の数を削減でき、メモリセルの集積度を従来の1.5倍*11に高め、1チップで30,976パラメータの高集積化に成功しました(図2)。
2. 高速計算を可能とするチップ間接続技術
最適化問題の計算では、個々のパラメータの値と、それに隣接するパラメータの値とを用いて計算を行います。大規模なパラメータに対応するため複数の半導体チップにまたがって計算する場合に、従来はパラメータの値を半導体チップ間で転送するための時間を要し、高速処理が困難となっていました。そこで今回、半導体チップの端部に、別チップのパラメータの値をコピーするための補助領域を設け、パラメータグループを計算する間に、次のパラメータグループのコピーを完了できるチップ間接続技術を開発しました(図3)。
開発した技術を搭載したチップを2枚接続し、名刺サイズ(91 × 55 mm2)で61,952パラメータの最適化問題の計算が可能なCMOSアニーリングマシンを開発しました。ランダムに生成したイジングモデルのアニーリング計算により性能を検証したところ、従来型コンピュータと比べて約2万倍の高速処理と約17万倍のエネルギー効率を実現しました。
今後、日立は、産学連携による協創やオープンイノベーションを通じて、CMOSアニーリングマシンの普及を図るとともに、エッジ処理を見据えたコア技術を確立し、社会課題の解決に貢献します。
なお、本成果の一部は、2019年2月17日～21日に米国サンフランシスコで開催される「IEEE International Solid-State Circuits Conference(ISSCC)」にて発表いたします。
本成果の一部は、国立研究開発法人新エネルギー・産業技術総合開発機構(NEDO)の委託業務の結果得られたものです。
本リリースの詳細は下記URLをご参照ください。
http://www.hitachi.co.jp/New/cnews/month/2019/02/0219.html
概要：日立製作所
詳細は www.hitachi.co.jp をご参照ください。
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